The Feature of DDR SDRAM and the Implementation of DDR SDRAM Controllers via VHDL

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基于ATCA架构的加固服务器主模块设计技术

为了解决传统加固服务器主模块可靠性差和稳定性差的问题,提出了一种基于ATCA架构的加固主模块设计方法;该方法包括了基于冗余-48V的高性能服务器处理器供电电路设计技术、基于ECC校验的DDR2高带宽数据存储电路设计技术、基于SATA的高速存储技术等关键技术;经过了大量的测试和试验验证,该种新型的加固服务器主模块能够在恶劣环境下稳定运行,可靠性和稳定性都有了很大的提升。     

WISHBONE总线协议下DDR存储控制器设计

DDR-SDRAM是当今一种流行的高速存储器。通过和普通SDRAM存储器对比，阐述了WISHBONE总线协议下DDR存储器控制器的设计方法和注意事项，并提出一种提高DDR工作效率的预测机制。     

基于FPGA的DDR控制器的实现

目前,DDR SDRAM因其拥有比SDRAM双倍的数据速率,已经成为存储器的主流,得到了广泛应用。使用Altera公司的Cyclone FPGA芯片设计实现了一个DDR控制器,为微控制器或数字信号处理器与DDR SDRAM之间连接提供了一种方案。详细叙述了其基本结构和设计思想,并给出了DDR控制器的状态转换图和在设计与实现中应注意的几个问题。     

利用FPGA实现DDR存储器控制器

DDRSDRAM以双倍的数据速率已成为存储器的主流,但目前广泛应用的微处理器和数字信号处理器并不支持DDRSDRAM。该文介绍一种通用DDRSRAM控制器的设计,以解决目前所存在的微处理器与DDRSDRAM之间的接口问题。     

RAM技术及其产品的发展和应用

随着CPU的主频超越千兆赫，存储器技术逐渐成为计算机内部体系结构性能的瓶颈。如果配置足够容量的高速存储器，较低主频的CPU的运行速度完全可以超过较高主频的CPU。文章对RAM技术及其常规产品进行了充分的研究和探讨，并将研究的注意力主要集中在增加动态RAM的带宽技术上。     

物理层与链路层间接口转换逻辑的设计与实现

论述了物理层的IX BUS总线与链路层的POS PHY接口之间的接口转换逻辑的设计，详细介绍了IX BUS总线接口逻辑设计和POS PHY接口逻辑设计，包括时钟设计的实现、虚拟输出队列的实现、POS PHY LEVEL3接口控制的实现和IX BUS总线BURST方式的逻辑实现。使用FPGA实现整个接口转换逻辑，经过功能自环测试、与其他通信设备对接测试、与通信测试设备对接测试和严格的温度实验，包括循环温度实验和极限温度实验，验证了接口转换逻辑的正确性和稳定性。     

基于WiMAX物理层的OFDM系统的仿真与性能分析

首先对IEEE802．16d标准的发射机和接收机工作过程进行了详细描述，分析了该系统物理层的基本原理，在此基础上，基于LabVIEW系统仿真软件，构建了一个典型的WirelessMAN—OFDM系统仿真模型与框架，给出了系统性能的基本仿真结论。该系统仿真模型与框架可以用于对WirelessMAN—OFDM系统的深入研究和探讨，这对WiMAX系统的优化设计、缩短系统的开发周期具有十分重要的意义。     

嵌入式存储系统的仿真及实现

嵌入式环境中存储需求在不断地增长，越来越多的嵌入式系统采用高速存储单元支持系统运行以及大规模的数据存储。随着嵌入式存储系统的速度和容量的扩展，如何设计高速的存储系统成为需要研究的问题。该文从信号完整性的角度，以一种海量DDR存储系统设计为实例，利用信号完整性仿真方法，分析和探讨了适当的信号线终结方式和布线规则对信号完整性的影响。该方法适用于不同容量的高速存储系统设计和高速DDR2存储系统，实际应用表明了该方法具有良好的效果。     

基于FPGA的DDR SDRAM测试平台设计

DDR SDRAM是FPGA板卡中的重要组成部分,其可靠性与带宽决定了设备能否正常工作;为了测试DDR SDRAM的性能是否符合预期,开发了一种基于FPGA的DDR SDRAM测试平台;平台包含一个基于DDR SDRAM控制器的测试器IP核,具有数据校验、带宽测量的功能;编写了控制测试器IP核的Tcl脚本,用于配置测试参数、控制测试流程与读取测试结果;在Python语言下使用PyQt5开发库设计了图形界面程序,能够根据用户操作生成并执行对应的Tcl脚本;最终实现了一个操作简单、测试流程可配置、自动输出测试结果的DDR SDRAM测试平台;测试结果表明,测试平台能够正确地进行DDR SDRAM测试并输出统计结果;对比MIG的示例工程,测试平台额外增加了带宽测试、结果统计、循环测试等功能,且使用的FPGA资源下降了30%,测试用时缩短了70%以上。